Actuellement, l’utilisation d’un NOC pour des plates-formes multi-FPGA présente de nombreuses limitations. L’augmentation du nombre d’unités de calcul fait apparaitre des phénomènes de congestion sur les flux  transmis ainsi que des charges déséquilibrées. Ces congestions sont d’autant plus importantes pour des flux inter-FPGAs du fait de protocoles de communications présentant une bande passante limitée et un nombre de lien inter-FPGAs réduit. Les NOCs étant empruntés du modèle des réseaux informatiques, il apparait intéressant d’utiliser le principe des protocoles de gestion de collision utilisés dans les réseaux informatiques pour proposer une architecture de gestion de collision adaptée pour des NoCs sur multi-FPGAs. Notre étude se base sur les algorithmes de gestion de collision déployés dans le protocole wifi 802.11.

Les réseaux sur puce sont actuellement les moyens de communications les plus adaptés pour les systèmes embarqués multicoeurs. Ces réseaux doivent être capables de supporter différents flux de données en temps réels. Leur performance dépend directement de la stratégie de routage. Dans ce travail, nous proposons un nouvel algorithme de routage (FLEXOE) adaptatif basé sur l’information de congestion de voisinage, sur le routage multi-chemins et sur le modèle Odd-Even. L’algorithme FLEXOE développé est intégré dans un réseau sur puce (NoC Hermes), puis implanté sur FPGA. Les résultats des évaluations mettent en évidence des performances nettement supérieures aux algorithmes de routage de référence dans certains scénarios de trafic et des performances similaires  dans les autres cas.

Les circuits analogiques occupent une place importante dans les SoCs. En effet, les unités de gestion de l’alimentation, les oscillateurs, les comparateurs, etc. sont des blocs analogiques assurant des fonctions cruciales. Pourtant, la sécurité de ces circuits est peu envisagée. Or, avec l’augmentation de la vente de produits tels que les smartphones et la diffusion de l’accès à l’Internet, la problématique de la sécurité devient essentielle à tous les niveaux d’intégration. Ce poster présentera les enjeux et les contraintes de cette problématique importante pour des circuits analogiques. L’objet de notre étude est notamment de mettre en place une methodologie de conception des blocs analogiques permettant d’atteindre efficacement une cible de sécurité donnée. Cette methodologie pourra s’appliquer à differents composants analogiques comme les mémoires permettant de stocker les clefs de sécurité que nous analysons plus particulièrement.